게이트절연막의 내압이 높고, 채널부에 있어서, 캐리어의 이동도가 큰 반도체 장치의 제조방법을 제공한다. H — ELECTRICITY; H01 — ELECTRIC ELEMENTS; H01L — SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10; H01L29/00 — Semiconductor devices adapted for rectifying, 고집적화 및 동작 속도의 향상을 동시에 달성할 수 있는 반도체 장치의 제조방법을 제공한다. 상기 패드콘택 및 매몰콘택의 각 측벽 상에 콘택스페이서를 형성하고, … 반도체장치의 제조방법. 반도체 웨이퍼를 열처리하는 것에 의한 반도체 웨이퍼의 휘어짐 량을 저감한 반도체장치의 제조 방법을 제공한다. 상기 관통 전극은 상기 회로 패턴과 전기적으로 연결되며 상기 기판을 관통한다. 본 발명은, 반도체 기판 상에 포토레지스트를 도포하는 단계, 서로 상이한 깊이를 가지는 다수의 개방영역을 구비하는 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 . 본 발명에 따른 반도체 장치의 제조 방법은 상부 실리콘막과 하부 반도체 기판을 핀 트랜지스터의 핀 영역보다 넓은 폭을 가진 실리콘 연결 . 상기 관통 전극은 상기 제1 면으로부터 상기 기판의 두께 방향으로 . 트리플 웰 구조를 갖는 반도체 장치의 제조 방법이 개시되어 있다. KR100334477B1 KR1019990021802A KR19990021802A KR100334477B1 KR 100334477 B1 KR100334477 B1 KR 100334477B1 KR 1019990021802 A KR1019990021802 A KR 1019990021802A KR 19990021802 A KR19990021802 A KR … 11단계: PCB 조립 및 구성. 신규한 반도체장치의 제조방법이 개시된다. KR920003444B1 KR1019890002232A KR890002232A KR920003444B1 KR 920003444 B1 KR920003444 B1 KR 920003444B1 KR 1019890002232 A KR1019890002232 A KR 1019890002232A KR 890002232 A KR890002232 A KR 890002232A KR 920003444 B1 … 본 발명은 반도체 메모리의 제조 방법에 관한 것으로, 반도체 기판 상에 활성영역과 트렌치 소자 분리막이 형성되는 단계; 상기 반도체 기판의 활성 영역에 일정한 간격을 갖는 다수 개의 터널 산화막을 개재하여 공통 소오스 영역을 정의하는 단계;상기 반도체 기판의 활성 영역에 터널 산화막 및 제 .
2012 · 본 발명은 수소 페시베이션(hydrogen passivation)의 효율을 높여 반도체 소자의 리프레시 열화를 방지할 수 있는 반도체 장치 및 그 제조 방법을 개시한다.본 발명에 의하면, 반도체기판상에 MOSFET을 형성하는 공정과, MOSFET의 … 본 발명의 반도체 장치의 제조방법은 반도체 기판상에 제1 및 제2전극을 순차 형성하는 공정과, 기판전면에 절연막을 형성하는 공정과, 절연막상에 폴리실리콘막을 형성하는 공정과, 폴리실리콘막을 식각하여 기판을 평탄화시키는 공정과, 텅스텐 실리사이드를 . 반도체 장치의 제조 방법은, 기판 상에 서로 다른 제1 및 제2 하드마스크막을 순차적으로 형성하고, 상기 제2 하드마스크막을 제1 식각을 통해 패터닝하여 상기 제1 하드마스크막을 노출시키고, 상기 노출된 제1 하드마스크 . 본 발명은, 보더리스(borderless) 구조의 비아 에칭(via etching)을 할 때에, 하방의 금속 플러그 표면에 대전하는 전하를 경감하고, 레지스트 박리에 따르는 웨트(wet) 처리에 의한 플러그의 용출을 방지하는 것이다. 화학기계폴리싱(cmp) 방법으로 금속실리사이드층을 폴리싱 . 1992 · 본 발명은 스택커패시터를 갖춘 반도체 메모리장치의 제조방법에 관한 것이다.
본 발명은 반도체장치의 제조방법에 관한 것으로서 반도체기판상에 제 1 절연층을 형성하는 공정과, 상기제 1 절연층을 패터닝하여 상기반도체기판표면이 노출되는 소정영역을 형성하는 공정과, 상기소정영역내에 에피실리콘층을 형성하는 공정과, 상기반도체기판표면에 제 2 절연층과 제 1 . 먼저, 반도체 기판 상에 소자분리용 절연막을 형성하고 소자영역에 소정 간격으로 게이트를 형성한다. 이와같은 반도체소자는 메모리 셀부와 로직 및 주변회로부로 정의된 반도체기판, 상기 메모리 셀부에 형성된 트랜치, 상기 트랜치내에 . Abstract.05 MPa 이상의 정압(靜壓)에 의해 가압하는 . 반도체장치의 제조방법 Download PDF Info Publication number KR20050076782A.
베트남 채용 . KR19990082992A KR1019990011971A KR19990011971A KR19990082992A KR 19990082992 A KR19990082992 A KR 19990082992A KR 1019990011971 A KR1019990011971 A KR 1019990011971A KR 19990011971 A KR19990011971 A KR … 본 발명은 반도체장치 제조공정중 트랜지스터를 제조하기 위한 게이트패터닝시 반도체의 고집적화에 따른 게이트산화막 두께의 감소에 기인한 실리콘기판 표면의 손상을 방지하는 게이트 형성방법에 관한 것이다. 반도체 장치의 제조방법 Info Publication number KR860700315A. KR20090066239A . 2. 본 발명에 의하면, 기생 용량의 증가를 막을 수 있는 반도체 장치의 제조 방법을 얻는다.
이때, 급속 열처리 공정은 통상의 H 2 베이크 처리 . 본 발명은 반도체장치의 제조방법에 관한 것으로, 반도체기판 위에 산화막을 형성하는 공정과, 상기 산화막 위에 구리를 증착시켜 금속층을 형성하는 공정과, 상기 금속층을 사진식각법으로 패터닝한 후 결과물 전면에 hmds와 같은 유기실란을 도포하여 장벽층을 형성하는 공정과, 상기 장벽층 위에 . 상이한 넓이를 갖는 복수의 활성화 영역과 상기 활성화 영역들 사이에 소자 분리 영역이 형성되어 이루어지는 반도체 장치를 제조함에 있어서, 절연막의 퇴적 . 반도체 기판에 액티브 영역 및 필드 영역을 구분한다. 이 문제는 칩을 마더보드에 연결하는 인쇄 회로 기판 (PCB)를 이용하여 … 박막 증착 방법 및 반도체 장치의 제조 방법 US10612136B2 (en) 2018-06-29: 2020-04-07: ASM IP Holding, B. 반도체 칩에 마이크로 범프를 형성할 필요가 없는 반도체 장치의 제조 방법을 제공한다. KR20040059778A - 반도체 장치의 제조방법 - Google Patents 본 발명은 반도체장치의 제조방법에 관한 것으로서 제 1 도전형의 반도체기판의 필드영역에 활성영역을 한정하는 트렌치형 필드산화막을 형성하는 공정과, 상기 반도체기판 상의 상기 활성영역과 필드산화막 상에 게이트산화막을 개재시켜 게이트를 소자의 폭 방향으로 길게 형성하는 공정과, 상기 . KR940005730B1 KR1019910012535A KR910012535A KR940005730B1 KR 940005730 B1 KR940005730 B1 KR 940005730B1 KR 1019910012535 A KR1019910012535 A KR 1019910012535A KR 910012535 A KR910012535 A KR 910012535A KR 940005730 B1 … 본 발명은 반도체 장치의 제조방법에 관한 것으로, 본 발명에서는 주변에 더미(dummy) 셀을 포함하는 셀 어레이 영역 및 주변회로 영역을 포함하는 반도체 장치의 제조 방법에 있어서, 상기 셀 어레이 영역에서 상기 셀 어레이 영역과 주변 회로 영역과의 경계에 인접한 부분에 형성된 더미 셀중 상기 . 반도체 장치의 배선층의 매몰 특성을 향상시키기 위한 반도체 장치의 개구부 형성 방법에 관하여 개시한다. 반도체 장치의 제조 방법은, 반도체 기판의 활성 영역 상에 게이트 절연층을 형성하는 공정과, 상기 게이트 절연층 표면측으로부터 활성 . 개시된 반도체 장치의 제조 방법에서는 반도체 기판 상에 실리콘을 포함하는 예비-게이트 패턴을 형성한다. 상기 액티브 영역 상에 예비 터널 산화막 및 플로팅 게이트 패턴을 형성한다.
본 발명은 반도체장치의 제조방법에 관한 것으로서 제 1 도전형의 반도체기판의 필드영역에 활성영역을 한정하는 트렌치형 필드산화막을 형성하는 공정과, 상기 반도체기판 상의 상기 활성영역과 필드산화막 상에 게이트산화막을 개재시켜 게이트를 소자의 폭 방향으로 길게 형성하는 공정과, 상기 . KR940005730B1 KR1019910012535A KR910012535A KR940005730B1 KR 940005730 B1 KR940005730 B1 KR 940005730B1 KR 1019910012535 A KR1019910012535 A KR 1019910012535A KR 910012535 A KR910012535 A KR 910012535A KR 940005730 B1 … 본 발명은 반도체 장치의 제조방법에 관한 것으로, 본 발명에서는 주변에 더미(dummy) 셀을 포함하는 셀 어레이 영역 및 주변회로 영역을 포함하는 반도체 장치의 제조 방법에 있어서, 상기 셀 어레이 영역에서 상기 셀 어레이 영역과 주변 회로 영역과의 경계에 인접한 부분에 형성된 더미 셀중 상기 . 반도체 장치의 배선층의 매몰 특성을 향상시키기 위한 반도체 장치의 개구부 형성 방법에 관하여 개시한다. 반도체 장치의 제조 방법은, 반도체 기판의 활성 영역 상에 게이트 절연층을 형성하는 공정과, 상기 게이트 절연층 표면측으로부터 활성 . 개시된 반도체 장치의 제조 방법에서는 반도체 기판 상에 실리콘을 포함하는 예비-게이트 패턴을 형성한다. 상기 액티브 영역 상에 예비 터널 산화막 및 플로팅 게이트 패턴을 형성한다.
KR950015569A - 반도체장치의 제조방법 - Google Patents
Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma . 상기 기판 상에 게이트 산화막 및 폴리실리콘막을 형성한다. KR1020130161552A 2013-12-23 2013-12-23 반도체 메모리 장치 및 그 제조 방법 KR102181605B1 (ko) Priority Applications (2) Application Number Priority Date . 금속 배선은 실리콘 산화물층을 개재하여 실리콘 기판상에 형성된다. 본 발명은 미세패턴을 형성할 때 보다 용이하게 패턴을 형성할 수 있는 반도체 장치의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상의 소정영역에 형성되는 활성영역을 형성하기 위한 반도체 장치의 제조방법에 있어서, 상기 기판 전면에 패턴용 막을 형성하는 단계; 상기 활성 . 발명이 해결하려고 하는 기술적 과제 SRAM셀의 노드 커패시턴스를 증대시키기 위함.
반도체 장치의 제조 방법에서, 기판에 액티브 영역을 노출시키며 상기 기판의 표면으로부터 돌출된 제1 부분과, 상기 기판 내에 매립되어 상기 제1 부분보다 큰 폭을 갖는 제2 부분을 포함하는 소자 분리막 패턴을 형성하고. 그리고, 상기 예비-게이트 패턴 상에 상기 예비-게이트 패턴의 상부 표면만 노출시키는 층간 절연막 패턴을 형성한다. 저 저항의 화합물 층을 반도체 영역의 표면에 형성해도 반도체 영역 간의 단락을 방지하여 미세하며 고속인 반도체 장치를 높은 수율로 제조할 수 있다. KR920007184A KR1019900014649A KR900014649A KR920007184A KR 920007184 A KR920007184 A KR 920007184A KR 1019900014649 A KR1019900014649 A KR 1019900014649A KR 900014649 A KR900014649 A KR 900014649A KR 920007184 A … 본 발명은 반도체 장치의 제조 방법에 관한 것으로, 본 발명에서는 주변에 더미(dummy) 셀을 포함하는 셀 어레이 영역 및 주변회로 영역을 포함하는 반도체 장치의 제조 방법에 있어서, 상기 셀 어레이 영역에서 상기 셀 어레이 영역과 주변 회로 영역과의 경계에 인접한 부분에 형성된 더미 셀중 상기 . 청구범위에 기재된 발명이 속한 분야 반도체 소자 제조. 본 발명은 삼진법(Triple Logic) 동작을 할 수 있도록 하나의 메모리셀에 두 개의 게이트와 소스를 형성하여 모스(MOS) 다이나믹 대용량 집적화 메모리용에 적당하도록 하는 반도체장치의 메모리셀 제조방법에 관한 것으로서, 제1 및 … 생산성이 향상된 반도체 장치의 제조방법이 개시되어 있다.Study 과거 분사 {NJRH9A}
Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed. 본 발명은 증착된 막이 네가티브 프로파일을 형성한 경우 또는 국부적으로 토플로지차가 심한 막이 형성된 경우, 마스크공정시 수용성 물질을 이용함으로써, 감광막의 스컴이 발생되는 현상을 제거하고, 이에 따라 스트링거를 제거하여 패턴의 균일도를 얻을 수 있는 반도체 장치의 제조방법에 관한 . 본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 캐패시터의 반구형 돌출부위를 갖는 하부전극을 Si 1-x Ge x 로 형성하여 볼드(bold)효과를 방지하고 추가 도핑공정 등을 생략하도록 한 반도체장치의 캐패시터 하부전극 제조방법에 관한 것이다. 상기 배선 몰드막 내에 상기 제1 홀들을 노출하는 트렌치들을 . 독립 패턴 형상의 게이트를 갖는 반도체 장치 및 반도체 장치의 제조 방법이 개시되어 있다. KR20000008404A KR1019980028194A KR19980028194A KR20000008404A KR 20000008404 A KR20000008404 A KR 20000008404A KR 1019980028194 A KR1019980028194 A KR 1019980028194A KR 19980028194 A KR19980028194 A KR … 본 발명은 반도체 장치의 제조 공정에 관한 것으로, 특히 SOI (Silicon on insulator) 기판을 사용하여 서로 다른 종류의 집적회로를 하나의 기판에 제조하는 반도체 소자 제조 공정에 관한 것이다.
본 발명은 소자가 형성될 예정된 지역의 반도체 기판을 전체두께중 일정두께 식각하는 단계; 상기 반도체 기판이 식각된 부위에 접합층을 구비하는 통상적인 트랜지스터 구조를 형성하는 단계; 전체구조 상부에 층간절연막을 형성하는 단계; 상기 트랜지스터의 접합층에 전하저장전극을 콘택시키는 . 본 발명은 콘택 플러그과 게이트 패턴 사이에 충돌이나 불량을 제거하고 공정 마진을 확보할 수 있는 반도체 장치의 제조 방법을 제공한다. 반응 용기를 가열하고, 반응 용기 내에 반도체 웨이퍼를 세트하고, 반응 용기 내에 성막 가스를 도입하여 상기 반응 용기의 내벽 또는 상기 반도체 웨이퍼 상에 막을 형성하고, 반응 용기의 외부의 온도 변화와 상기 반응 용기의 내부의 온도 변화를 측정하고, 상기 온도 변화의 비와 막 두께의 . 게이트 전극에 이온 주입되는 붕소의 게이트 절연막 관통을 억제하고, 채널 영역의 이동도의 저하를 억제할 수 있는 반도체 장치의 제조 방법을 제공한다. 발명의 해결방법의 요지 풀다운 트랜지스터의 게이트와 Vss라인 사이에 두께가 얇은 고유전막을 형성하고 상기 게이트와 Vss라인 측면에 도전체 . 본 발명은 반도체 장치 및 그 제조 방법, 반도체 웨이퍼, 회로 기판 및 전자기기에 관한 것으로, 그 목적은 신뢰성을 높이는 것이다.
먼저, 트랜지스터가 형성된 기판의 상부에 Ni, Co 및 TiN 증착층을 차례로 형성하도록 한다., 반도체 기판 상부에 절연막 형성하고, 상기 절연막을 이방성 식각한후 등방성 식간하여 어스펙트비를 줄인 개구부를 형성하며, 상기 절연막은 농도가 다른 제1절연막 및 제2절연막의 2 . 반도체 장치(1)의 제조 방법으로서, 지지체가 되는 기판(11)의 제1 면(11a)에 미리 정해진 간격으로 복수의 반도체 칩(13)을 배열하는 반도체 칩 배열 공정과, 기판의 제1 면과는 반대측의 제2 면(11b)을 연삭하여 . Sep 28, 2001 · 본 발명은 반도체 메모리 장치의 제조 방법에 관한 것이다. 복수의 집적 회로(12)가 형성되어 이루어지는 반도체 기판(10)에 수지층(20)을 형성한다. KR20030071709A - 반도체 장치의 제조방법 - Google Patents 반도체 장치의 제조방법 Download PDF Info Publication number . 반도체 장치는, 반도체 기판과, 반도체 기판의 한 쪽 주면에 설치된 소자 분리막과, 소자 분리막 상에 배치된 배선과, 반도체 기판 내에 형성되고 소자 분리막의 근방에 배치된 확산층과, 확산층을 반도체 기판의 한 쪽 주면 측으로부터 덮는 절연막을 구비하고 . .V. 일반적인 SOI 기술은 사파이어 등의 절연막 상에 1㎛ 이하의 두께를 갖는 . 상기 게이트를 마스크로 이용하여 제2 도전형의 불순물을 제1 도즈로 이온주입함으로써 제2 도전형의 제1 활성 영역을 형성한다 .) 1995-12-30 Filing date 1995-12-30 Publication date 1999-03-20 반도체소자 및 그 제조방법에 관한 것으로 특히, 메모리 셀부와 주변회로부나 로직부간의 단차를 개선하기에 적당한 반도체소자 및 그 제조방법에 관한 것이다. 사장님 일러스트 본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 저온의 열 산화 공정으로 제 1 게이트 산화막을 성장시키고 고온의 열 산화 공정으로 제 2 게이트 산화막을 성장시켜 듀얼(Dual) 게이트 산화막을 형성하므로, 종래 기술인 두 번의 고온 열 산화 공정으로 듀얼 게이트 산화막을 형성할 경우 . 본 발명은 반도체장치의 SEG (selective epitaxial growth) 형성방법에 관한 것으로서, 특히 이 방법은 SEG 공정을 실시하기 전에, 급속 열처리 공정을 실시해서 선택적 에피택셜층을 성장시킬 부위의 산소 농도를 줄인다. 반도체 장치의 제조 방법은 제 1 활성 영역 및 제 2 활성 영역을 포함하는 반도체 기판을 준비하는 것, 상기 반도체 기판의 상면을 노출시키는 개구부들을 갖는 몰드 패턴들을 형성하는 것, 상기 제 1 활성 영역의 상기 개구부들 내의 제 1 반도에 핀들과, 상기 제 2 . 1. 본 발명에 따른 반도체 장치의 제조방법은, 먼저, 반도체 기판 상에 마스크용 절연막을 형성하고, 마스크용 절연막에 트렌치 패턴을 형성한다. 수지층(20)의 … 본 발명은 반도체 장치의 제조방법에 관한 것이다. KR20020077124A - 반도체 장치의 제조 방법 - Google Patents
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 저온의 열 산화 공정으로 제 1 게이트 산화막을 성장시키고 고온의 열 산화 공정으로 제 2 게이트 산화막을 성장시켜 듀얼(Dual) 게이트 산화막을 형성하므로, 종래 기술인 두 번의 고온 열 산화 공정으로 듀얼 게이트 산화막을 형성할 경우 . 본 발명은 반도체장치의 SEG (selective epitaxial growth) 형성방법에 관한 것으로서, 특히 이 방법은 SEG 공정을 실시하기 전에, 급속 열처리 공정을 실시해서 선택적 에피택셜층을 성장시킬 부위의 산소 농도를 줄인다. 반도체 장치의 제조 방법은 제 1 활성 영역 및 제 2 활성 영역을 포함하는 반도체 기판을 준비하는 것, 상기 반도체 기판의 상면을 노출시키는 개구부들을 갖는 몰드 패턴들을 형성하는 것, 상기 제 1 활성 영역의 상기 개구부들 내의 제 1 반도에 핀들과, 상기 제 2 . 1. 본 발명에 따른 반도체 장치의 제조방법은, 먼저, 반도체 기판 상에 마스크용 절연막을 형성하고, 마스크용 절연막에 트렌치 패턴을 형성한다. 수지층(20)의 … 본 발명은 반도체 장치의 제조방법에 관한 것이다.
구글 어시스턴트 설정 기판 상에 콘택 몰드막을 형성하고, 상기 콘택 몰드막을 관통하는 제1 홀들을 형성한다. 본 발명에 따른 반도체장치의 제조방법은 . 반도체 장치의 제조 방법이 제공된다. 본 발명은 반도체장치의 제조방법에 관한 것으로 제 1 도전형의 반도체기판 상에 게이트산화막을 개재시켜 게이트와 제 1 캡층을 형성하는 공정과, 상기 게이트 및 제 1 캡층의 측면에 측벽을 형성하는 공정과, 상기 제 1 캡층 상에 제 2 캡층을 형성하는 공정과, 상기 게이트 및 제 1 캡층 사이 뿐만 . 상기 제1 분순물영역이 형성된 기판의 제1영역에 제1도전형의 제2도판트를 이온 . Temperature-controlled flange and reactor system including same US10388513B1 (en) 2018-07-03: 2019-08-20: Asm Ip Holding B.
패턴닝된 마스크용 절연막을 마스크로 이용하여 건식식각법으로 반도체 기판의 기지 실리콘에 . 본 발명은 반도체장치의 제조방법에 관한 것으로서 제 1 도전형의 반도체기판 상의 소정 부분에 게이트절연막을 개재시켜 게이트를 형성하는 공정과, 상기 반도체기판 상에 상기 게이트를 덮도록 보호층을 형성하는 공정과, 상기 보호층의 상기 게이트와 대응하는 부분에 과도식각되어 길이가 짧은 . 본 기술에 따른 반도체 장치의 제조 방법은, 반도체 기판을 프로세스 챔버 내에 지지하는 단계와, 프로세스 챔버에 게르마늄 전구체를 포함하는 소스가스를 제공하는 단계를 포함하고, 소스가스의 제공은 소정 시간동안 공급 및 공급해지가 주기적으로 반복될 . 다음에, 제2군의 제2절연막(15)이 각각 배선(13)의 측상에 형성된다. 1998 · 본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 셀 어레이 영역(cell array region)과 주변회로 영역(periphery region)을 갖는 반도체 기판 상에 게이트가 … cmp 방법에 의한 활성화 영역 상의 절연막 잔부를 없앰과 동시에, 소자분리 영역과 활성화 영역의 고저차를 저감시키는 것을 과제로 한다. 이후 약 650∼700℃의 온도로 열처리하여 살리시데이션 공정을 수행한다.
반도체 장치의 제조 방법이 제공된다. 본 발명은 반도체장치의 제조방법에 관한 것으로, 반도체소자의 고집척화에 대응하여 필드트랜지스터의 절연특성을 개선하기 위한 것이다. 반도체장치의 제조방법 Download PDF Info Publication number KR930005215A. 이 방법은 제 1 영역 및 제 2 영역을 갖는 기판의 전면 상에 게이트 절연막 및 제 1 게이트막을 순차적으로 형성하는 것, 제 2 영역 상의 제 1 게이트막 상에 란탄 산화물 마스크 패턴을 형성하는 것, 및 란탄 산화물 마스크 패턴을 마스크로 하는 식각 공정으로 제 1 . 이때, 상기 R 1, R 2, R 3, R 4 및 R 5 는 각각 수소 또는 탄화수소이고, 상기 R 3 . 신규한 반도체장치의 제조방법이 개시되어 있다. [특허]반도체 메모리 장치의 제조방법 - 사이언스온
반도체 장치의 제조 방법 Download PDF Info Publication number KR20000008404A. . 제1 도전형의 반도체 기판의 상부에 게이트 절연층 및 게이트를 순차적으로 형성한다. KR20160018322A KR1020150011234A KR20150011234A KR20160018322A KR 20160018322 A KR20160018322 A KR 20160018322A KR 1020150011234 A KR1020150011234 A KR 1020150011234A KR 20150011234 A KR20150011234 A KR … 본 발명은 반도체장치의 제조방법을 개시한다. 반도체 장치의 제조 방법은, 미리 정해진 제1 두께를 갖는 제1 반도체 칩과 미리 정해진 . 본 발명의 반도체 장치의 제조 방법의 다른 일 양태로서는, 반도체 기판에 트렌치를 형성하는 공정과, 과수소화 실라잔 중합체를, 탄소를 함유하는 용매에 분산함으로써 생성된 과수소화 실라잔 용액을 상기 반도체 기판 상에 도포하여 도포막을 형성하는 .메디톡스nbi
KR860700315A KR1019860700087A KR860700087A KR860700315A KR 860700315 A KR860700315 A KR 860700315A KR 1019860700087 A KR1019860700087 A KR 1019860700087A KR 860700087 A KR860700087 A KR 860700087A KR 860700315 A KR860700315 A KR … 제1 공정에서 반도체기체(基體)상에 제1 Poly－Si막, a－Si막을 형성하고, 이어서 제2 공정에서, a－Si막의 NMOS형성예정영역에 N형의 인이온을 이온주입하는 동시에, a－Si막의 PMOS형성예정영역에, P형의 붕소이온을 이온주입한다. 반도체 기억 장치, 특히 플래시 메모리 등에서의 소거 기입 속도를 향상시킨다. 반도체 기판에 p형의 제1 불순물을 제1 에너지와 제1 도즈로 이온주입하여 기판의 하부에 p + 기판층을 형성한다. Field of the Invention The present invention relates to a method of manufacturing a memory cell of a semiconductor device in which two gates and a source are formed in one memory cell so as to perform a triple logic operation, so that the gate cell is suitable for MOS dynamic mass integrated memory. 버퍼층 상에 형성한 하드 마스크 패턴을 식각 마스크로 사용하여 버퍼층 패턴 및 소자 분리를 위한 트렌치를 . 반도체 장치의 제조 방법에 있어서, 기판 상에 제1두께를 갖는 예비 버퍼층을 형성한다.
고체장치의 표면과 반도체 칩의 표면을 대향시켜서 접합하는 방법으로서, 고체장치의 표면에 융기해서 형성된 금속 전극부와 반도체 칩의 표면에 융기해서 형성된 금속 전극부를 직접 맞닿게 해서 상호 가압한다. 상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, R 3 y M(NR 1 R 2) x-y 또는 M(OR 1 R 2)로 표기되는 금속 전구체와 H z Si(NR 4 R 5) 4-z 로 표기되는 실리콘 전구체를 사용하여 유전막을 형성하는 단계를 포함한다. 반도체 기판(101)의 표면부에 있어서 소자 분리 영역에 절연막(202,203)을 형성하는 단계와, 절연막(202,203)이 형성된 반도체 기판(101)의 표면중 소망의 영역Ⅱ)에 사진식각법을 사용하여 레지스트막(204)을 . 반도체 장치의 제조 방법은, 내부에 소스 영역이 형성된 반도체 기판 상에 마스크 개구부를 가지는 하드 마스크층을 형성하는 공정; 상기 마스크 개구부의 측벽에 사이드 월 마스크를 형성하는 공정; 상기 사이드 월 마스크와 상기 하드 마스크층을 마스크로 하여 상기 반도체 기판에 홈을 상기 소스 . 본 발명은 반도체장치의 제조방법에 관한 것으로, 살리사이드방법을 이용하여 비트라인 콘택을 형성하는 것이다. Classifications.
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